IBM 发布 0.7nm 芯片技术：纳米堆叠或在未来十年延续摩尔定律

原文来源：MIT Technology Review — IBM 发布了全球首个 sub-1 纳米芯片技术，采用垂直堆叠晶体管的"纳米堆叠"架构，可将现有芯片密度翻倍。

2026 年 6 月 25 日，IBM Research 发布了全球首个 sub-1 纳米芯片技术。这项被称为"纳米堆叠"（Nanostack）的突破，采用互补场效应晶体管（CFET）架构，在垂直方向堆叠两层晶体管，使芯片可在指甲盖大小的面积上容纳近 1000 亿个晶体管。

核心创新：把芯片"盖成楼房"

传统芯片缩放的挑战在于，当晶体管尺寸逼近物理极限时，继续缩小单个晶体管的尺寸变得越来越困难且昂贵。IBM 的方案是换个思路——不再水平缩小，而是垂直堆叠。

形象地说，以往芯片制造像平铺平房（占地面积极大），IBM 的方案则是盖楼房（向上要空间）。他们把两种不同类型的晶体管（N型和P型）上下堆叠在一起，形成 CFET 结构。

具体制造过程分四步：

1. 在第一层硅片上制造晶体管
2. 在第一层器件上方放置一层新的硅
3. 在第二层硅片上直接制造第二层晶体管
4. 建立两层之间的电气连接

IBM 的关键创新在于：第二层的晶体管是错位排列的（staggered），而不是直接叠在第一层正上方。这简化了布线，带来了其他工艺优势。

性能数据

相比 IBM 2021 年公布的上一代工艺，纳米堆叠架构实现了：

• 相同时间内完成最多 50% 更多工作
• 能效提升最高 70%
• 晶体管密度翻倍（接近 1000 亿个晶体管/指甲盖面积）

每个晶体管通道由**三片纳米片（nanosheets）**组成，每片仅 15 个原子厚，片间距 9nm。

行业的看法

MIT Technology Review 引用多位行业专家的评价：

TechInsights 副主席 Dan Hutcheson 称："毫无疑问，这是变革性的。这给路线图又加了 10 到 15 年。"

IBM Research 主任 Jay Gambetta 表示："这不是渐进式改进，而是一次有意义的飞跃。"

"sub-1nm"或"0.7nm"更多是行业营销术语，并非实际的物理栅极长度——晶体管实际间距仍在 40nm 左右。但这不影响其技术意义。

制造挑战

纳米堆叠技术面临两大挑战：

良率问题：建造两层意味着任何一层出问题，整个芯片就报废。成本控制是一大挑战。

热预算（Thermal Budget）：第二层必须在 400°C 以下完成制造，否则会熔化下层已有的金属连接。IBM 拥有专有的低温第二层制造工艺。

伊利诺伊大学香槟分校的曹庆教授评价 IBM 的工作是"变革性的"，因为这是在全尺寸先进制造线上演示的，而非实验室的概念验证。

竞争力对比

学术界已有团队在探索更激进的方案。曹教授团队演示了低于 200°C 的堆叠工艺，使用无结晶体管（junctionless transistors）避免了高温掺杂步骤——不过目前仍只是原理验证。

其他玩家也在研究 CFET：英特尔、三星、台积电、imec 都有相关投入。但 IBM 是第一个拿出完整晶圆级演示的。

量产时间表

IBM 不会自己量产芯片，而是与半导体制造商（Intel、Samsung、TSMC 等）合作授权技术。

Jay Gambetta 预计，广泛采用可能需要 10-15 年，最先出现在数据中心芯片中。Hutcheson 则认为这个时间线合理，但强调技术价值在于"为路线图续命"——当整个行业都在担心摩尔定律终结时，纳米堆叠给出了一个清晰的答案：至少还能再走 10-15 年。

未来是否可能堆叠三层以上？理论上是可能的，但热预算和良率问题会指数级恶化。

总结

IBM 的纳米堆叠技术代表了半导体行业从"水平缩小"向"垂直扩展"的范式转变。它不会马上出现在你的笔记本电脑里，但它确保了未来十年我们依然能看到更快的芯片、更省电的数据中心，以及更强大的 AI 运算能力。